微系统发展趋势及宇航应用面临的技术挑战
张伟，祝名，李培蕾，屈若媛，姜贸公
（中国航天宇航元器件工程中心）
摘要：
近年来，微系统技术作为延续摩尔定律的重要解决方案发展迅猛，各种新的设计理念、先进封装结构以及集成技术层出不穷，极大地提升了各类电子系统的功能与性能。宇航装备研制领域对微系统表现出了迫切需求，但是由于其微小型化，功能高度集成，大量采用新设计、新工艺以及新材料等特点，在可靠性要求较高的宇航领域应用将面临诸多技术挑战。从微系统设计开发方式、结构特点、封装集成方式、可靠性保证手段等角度分析了当前微系统技术的发展趋势，结合宇航应用要求，提出了后续微系统宇航应用的相关建议。
1引言
随着我国遥感卫星实现高轨分辨率不断向米级推进，军事通信卫星系统呈现出单星容量不断扩容、传输速率不断提升、新一代导航系统定位精度优于米级的发展趋势。航天器任务的体系化、网络化、智能化已成为未来主流方向。微系统以处理器为核心，包括微电子技术、射频与无线电技术、光电子技术、微机电系统等技术，从系统工程的角度出发，通过单片集成、封装、互联等微细加工等技术，在框架、基板等载体上制造、装配、集成为可提供系统或子系统功能的微小型化器件。微系统作为高度集成的电子产品系统，对于未来宇航装备实现高性能发展将起到越来越强的支撑作用。本文在研究当前国内外微系统技术最新发展趋势的基础之上，结合宇航装备应用需求，分析了微系统电子产品宇航应用面临的技术挑战，并给出了未来微系统宇航应用的发展建议。
2微系统技术发展趋势
2.1微系统功能密度、智能化程度不断提升
随着新型架构、新兴材料和先进封装技术的发展，军用微系统正在朝着小型微型化、多功能集成化、灵活智能化等方向发展。从实现方式上来看，一方面重视多种功能的异质、异构集成，在此基础上实现小型微型化；另一方面通过将多个电子元器件进行系统化整合，实现多功能集成化，打造微型系统平台。采用模块化、开放式发展模式，实现先进技术的更快融入和集成，降低系统研发调试的难度和成本；加入自主学习和自主决策能力，提高自适应能力，扩大微系统的作用范围。
美国空军研究实验室代表美国国防部高级研究计划局（DefenseAdvancedResearchProjectsAgency,DARPA）授予美国雷神公司空间和机载系统部门“实时可配置加速器（RCA）、时域专用系统级芯片（DSSoC）”项目合同研发异构计算架构，在提供专用处理器性能的同时，保持通用处理器的可编程性。RCA、DSSoC项目寻求利用机器学习、先进异构处理器、通用处理器以及ARM计算软硬件能力来开发新工具和硬件技术，通过单个可编程设备实现多应用系统的快速开发。RCA、DSSoC项目旨在开发由多个内核组成的异构片上系统，这些内核包括通用处理器、专用处理器、硬件加速器、固态存储器和输入/输出。研究内容涉及构建器件工作时可重新配置的硬件和软件，以实现接近专用集成电路的性能，且不会牺牲数据密集型算法的可编程性。Teledyne公司于年与DARPA的微系统技术办公室签订合同，开发千吉赫兹电子器件和集成电路。根据DARPA的千吉赫兹电子计划，该公司将研究“革命性的”晶体管技术。HRL实验室是波音公司和通用汽车旗下的研发实验室，其与DARPA合作的GaN项目旨在将GaN应用于碳化硅衬底晶片，研制的集成电路（IC）能够满足最佳的组合效率、输出功率，而此类IC在无线电频率和毫米波半导体技术中同样适用，这类GaN器件和单片微波集成电路(MMIC)将成为促进下一代雷达、电子战系统和通信系统发展的关键。
美国ADI公司和普林斯顿大学合作实现集存储和计算功能于一体的可编程芯片，加速人工智能（ArtificalIntelligence，AI）发展，并削减功耗。该芯片基于一种被称为内存计算的技术，可在内存中计算，消除冯·诺依曼架构中最主要的计算瓶颈（存储器墙），内存计算直接在存储中执行计算，从而提高速度和效率。该芯片已集成到可编程处理器架构中，可采用标准编程语言，如C语言，尤其适合在依赖高性能计算但电池寿命有限的手机、手表或其他便携移动设备上使用。
美国DARPA与斯坦福国际研究院签订“终身学习机器（L2M）”项目合同，研发能够持续学习的下一代AI系统，并将在新任务上部署该学习能力以使系统变得更好、更可靠。美国加州大学欧文分校研究团队计划研究海马和皮层的双存储器架构，并将该知识应用于制造智能系统。这些系统通过对比输入和现有存储基础，能够预测可能的输出。从理论上讲，这样的系统可在保持此前学习的基础上变得更具适应性。美国塔夫斯大学研究团队研究了在蝾螈等动物中观察到的再生机理，并以此为基础创造了柔性机器人，这些机器人能够在飞行中改变其结构和功能来适应环境中的变化。斯坦福国际研究院研究团队将研究AI算法，该算法基于存储器合并和回访的生物机制。在该AI技术中，未来的认知系统如自动机器人有望能够在初始部署后持续学习，改进执行性能和整体安全性。
2.22.5D/3D先进封装技术助力微系统异质/异构集成
近年来片上系统（SystemonChip,SoC）、系统级封装（SysteminPackage,SiP）等微系统产品不断从注重多芯片的多芯片组件（MultichipModule，MCM）封装朝着2.5D/3D、异质/异构集成封装的方向发展，由此带来的新技术包括倒装（Flip-Chip）、微凸点（μBumps）、晶圆级封装（WaferLevelPackage）、介质层（Interposer）、再布线层（Re-Distribution-Layer,RDL）、硅通孔（ThroughSiliconVia,TSV）等[1]。近年来，微系统先进封装技术呈爆炸式发展，如台湾积体电路制造股份有限公司（台积电）的InFO（IntegratedFan-out）、CoWoS（ChiponWaferonSubstrate）、SoIC（SystemonIntegratedChips）技术，Intel公司的Foveros技术，Amkor公司的SWIFT（SiliconWaferIntegrationFan-outTechnology）、HDFO（HighDensityFanout）等技术。
台积电于年提出的SoIC是一种创新的多芯片堆叠3D封装技术，SoIC基于台积电的CoWoS与多晶圆堆叠封装技术开发，可以达到无凸起的键合结构，把很多不同性质的临近芯片整合在一起，而且其接合材料能直接透过微小的孔隙沟通多层的芯片，使芯片I/O具有强大的可扩展性，实现了高密度的芯片到芯片互连，台积电SoIC封装示意如图1所示。其实现了在相同体积内性能的大幅提升，从外观上看，新集成的芯片就像一个通用的SoC芯片，其尺寸缩小，性能提高，但嵌入了所需的且异质的集成功能。它具有超高密度垂直堆叠，是推进异质芯片集成领域的关键技术支柱。
Intel公司于年首次推出Foveros技术，Intel公司Foveros封装结构如图2所示。该技术中Intel公司首次引入了3D堆叠的优势，可实现在逻辑芯片上堆叠功能芯片。主要特点是通过直径为36μm的微凸点进行面对面的芯片对芯片粘接。目前，Intel公司已经有了Foveros技术的芯片样品，并已经做好了规模量产的准备，Intel公司称之为“混合x86处理器“(Hybridx86CPU)”。这颗芯片的长宽尺寸只有12mm×12mm，高度仅仅1mm，内部3D堆叠封装了多个芯片，待机功耗只有2mW，最高功耗也不超过7W。
HDFO是基于Amkor公司的SWIFT技术开发而成，是下一代异构芯片封装的发展方向。SWIFT技术是先将有微凸点的芯片互联至RDL预布线的介质层，切单后再倒装至FCBGA基板以完成异构芯片封装。该技术保持了高密度连线，出色的信号质量，且无需TSV，因而可以进一步降低封装成本。HDFO异构芯片封装已成功用于多种应用，包括网通设备、服务器以及多种GPU和FPGA等结构。
近年来，在国家主管机关统筹安排下，按照产品领域和技术领域成体系布局、加强微系统技术和产品开发的协同平台建设的发展理念，中国电子科技集团公司第五十八研究所、西安微电子技术研究所等单位逐步成为国内宇航先进封装技术发展的主力军。
FOWLP（Fan-outWaferLevelPackage）是一种基于宇航级高密度多芯片重构、晶圆级塑封及多层再布线技术等几大关键技术综合而形成的一种高密度封装技术。中国电子科技集团公司第五十八研究所经过多年发展，已形成较成熟的微系统设计仿真平台和团队，攻克了微纳加工工艺、TSV过孔工艺、晶圆重构技术等关键技术，具备Die-to-Die、Die-to-Wafer、Die-to-Substrate（Si、Glass、BT、LTCC\HTCC）高精度微凸点阵列倒装焊接工艺，TSV孔直径为10~30μm，线宽为10μm，RDL层数为1~6层，堆叠层数为10层，并建立了国内先进的微系统工艺平台，成为国内先进封装制造的排头兵。
西安微电子技术研究所是我国航天微电子及封装产业的主力军，于年启动了12英寸TSV先进封装生产线项目建设，该生产线兼容8/12英寸晶圆，具备完整的TSV晶圆制备、微模组装工艺能力，互连芯片尺寸为0.05mm×0.05mm~mm×mm，TSV孔直径为10~30μm，硅基板厚度为~μm，硅基板最大尺寸为50mm×33mm，RDL层数为1~3层。其已打造了国内高水平的三维微系统工艺设计、研发、制造、测试公共服务平台。
2.3微系统开发生态向快速复用、开放融合方面发展
2.3.1基于芯粒（Chiplet）的设计方式
在过去的几年中，摩尔定律的持续放缓对微处理器等超大规模集成电路设计的持续改进带来了各种潜在的阻力，从16nm/14nm节点开始，集成电路设计和制造的成本剧增，一个新的工艺节点演进周期从18个月延长至2.5年甚至更长。为了应对这些挑战，基于芯粒的设计理念应运而生，正越来越多地应用于主流微系统电子产品设计中，成为异质集成微系统领域的研究热点。受限于体硅特征尺寸的发展，提高处理器能力和性能的一个可能途径就是制造更大的芯片。但芯片的尺寸目前也逐步达到了光刻的极限。同时小线宽掩模制造成本非常昂贵，而更大的芯片面积大大增加了产生一个或多个制造缺陷的可能性，从而导致低产量和高成本。近年来处理器裸片尺寸的发展趋势如图3所示，从图中可见，裸片尺寸并没有因为集成电路特征尺寸的进一步减小而大幅增大。
基于芯粒的设计思路是通过制造多个更小的芯片，组合起来实现逻辑上的单个微处理器。超微公司（AMD）在年发布的第一代AMDEPYCTMCPU处理器上，首次尝试基于微处理器的芯粒设计。该处理器由4个相同的芯片高速缓存组成，采用14nm工艺技术实现。每个芯片提供8个第一代“Zen”CPU核，2个DDR4存储通道，32路PCleI/O和AMDFabric互连提供芯片间通信。一个封装由4个芯片组成，共提供32个CPU核、8个DDR4存储通道和路PCIeI/O。由于封装内的芯片间距离相对较短，因此无需使用硅转接板等更昂贵的解决方案，就可以部署高度优化的高带宽SerDes。成本估算表明，使用芯片的制造成本可以降低41%。
第二代EPYC处理器混合使用了不同工艺节点的芯片，第二代EPYC处理器的组织结构如图4所示。体系结构使用2个不同的芯片，封装中心是I/O模块（IOD）提供了所有的DDR内存控制器和物理接口，IOD周围有多达8个核心缓存芯片（CoreCatcheDie,CCD），其中每个CCD提供8个“Zen2”CPU核，以及到IOD的高速接口。其中CCD采用7nm线宽，DDR4采用12nm工艺节点。由此可见，通过芯粒封装技术的发展，在相同的封装尺寸下，第二代EPYCTM处理器提供的核总数是第一代处理器的两倍（即64核和32核）。同时，由于多芯片的实现，为系统构架提供了更高的灵活性和可配置特性，每一个单独芯片都可选用不同工艺节点的多种流片设计。
国外各大主流集成电路厂商都在芯粒技术路线上规划推出了系列产品。年，Marvell公司基于MoChi架构推出了VirtualSoC系列产品，MoChi可以是许多应用的基准架构，包括物联网、智能电视、服务器、笔记本电脑、存储设备等。Xilinx公司于年推出包含3个16nm工艺FPGA和2个动态随机存储器的首款采用CCIX接口的芯片，旨在从裸芯片层面证明CCIX能够支持多核高性能ARMCPU和FPGA加速器。Intel公司于年推出Co-EMIB技术，能够将2个或多个Foveros芯片互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单芯片性能。
相比于国外已推出的成熟产品，国内也有多家优势单位厂商在芯粒的设计、封装方面开展研究攻关。如上海极戈科技有限公司提出ZiP的集成平台，通过“电路设计+封装+SDK+算法”，实现快速设计到封装，江苏长电科技股份有限公司、天水华天科技股份有限公司、通富微电子股份有限公司等封装优势单位正积极开发用于高性能计算（HighPerformanceCompute,HPC）的2.5DInterposer高端封装技术；北京微电子技术研究所开发集成4个八核处理器芯粒、1个I/O互连芯粒的万门FPGA产品，拟实现96GIPS/GFLOPS的信号处理能力。
2.3.2基于IP的设计方式
IP核的概念源于产品设计的专利证书和源代码的版权，IP核是指已经通过了设计验证、可重用的、具有某种特定功能的模块，设计人员以IP核为基础进行IP复用设计，可以缩短设计所需的周期。IP分为软核、硬核和基于硅片形式的IP，前文所述的Chiplet技术是指对裸片IP进行快速微系统设计转化，而SoC等微系统电子产品集成度高、功能复杂，在研制阶段采用了基于软硬IP核复用的设计方法，如何评测IP核的质量与可靠性是业界所关心的问题。
在年11月召开的第7届RISC-V研讨会上，美国DARPA微系统办公室主管阐述了开源硬件知识产权（IntellectualProperty,IP）对于国防的重要意义，通过IP核复用以提高研制效率、降低研制成本和时间，但强调开源IP核必须是经过评测合格的。在IP核可复用性方面Synopsys公司与MentorGraphics公司联合编写了《可重用设计方法学手册》（ReuseMethodologyManual,RMM），定义了IP核可复用的属性。
美国航天局和欧洲航天局均非常重视IP核的应用，规定航天器用IP核需要具备一定的成熟度。ESA在航天技术发展路线图中规划了IP核的研发及IP库的建设，ESA通过发布IP、建立IP高层次模型、构建虚拟系统原型等工作建立了开放式统一SoC开发平台，平台中的IP、软硬件设计资源向欧洲各国宇航机构和公司开放使用。通过SoC开发平台，统一了欧洲宇航SoC等复杂器件的核心处理器、接口模块、体系结构等技术方案。国外一些商用IP核信息提供商，例如Cadence的ChipEstimate网站和法国的DesignReuse网站也具备了上述IP核库的部分特征，也能够提供IP核信息的集中检索服务。此外DesignReuse还提供IP核评估服务，而ChipEstimate则能够提供基于IP设计的系统级工具服务。年全球半导体联盟（GlobalSemiconductorAlliance,GSA）发布了硬IP质量风险评估工具，也是对IP核的可复用性提出一些问题，并赋以分值，从而实现IP核的量化评估，图5为全球半导体联盟开发的硬IP质量评估工具截图。
在国内军品IP核标准方面，军用IP核标准的研究工作在国家“十一五”和“十二五”期间得到了预研项目的大力支持。目前形成的《军用数字硬IP核交付项标准》等9项IP核标准，对数字软/硬IP核以及模拟、混合信号/射频IP核的交付内容进行了凝练，对IP核文档结构进行了规范，对IP核的质量做出了规定。这些标准充分考虑了军用IP核高可靠性要求的特点，在交付项、文档撰写及质量评价方面都有所体现。总体来说，国外对IP核质量评测研究较早，并且制订了IP核质量评估标准QIP，对于IP核的质量评估大多都是基于QIP来完成的。对宇航IP核需求较高的机构，如欧洲航天局，会制定自己的IP核设计标准。
2.4微系统宇航应用可靠性保证技术逐步实现规范化、体系化
2.4.1可靠性保证标准
在国外相关标准方面，年欧洲ESCC提出了生产工艺能力认可的鉴定方式，ESCC《生产过程能力认可要求》中提出了生产过程能力认可的通用要求、流程和方法，ESCC、ESCC等子标准明确了混合集成电路生产过程能力认可的详细要求，包括生产厂评估、能力域定义、能力域评估和能力域验证及批准4个方面，但尚未形成专门针对SiP器件的可靠性保证标准。
在关键结构的可靠性评价方面，随着基于TSV的堆叠形式变得更加普遍，更加复杂的器件堆叠形式使得相关测试试验更加困难。JEP“硅通孔（TSV）3D叠层芯片：可靠性的相互作用的识别、评估和理解”标准中，给出了采用硅通孔的三维芯片叠层结构中关键结构的主要失效模式，并给出了可靠性评价方法，为了对包含三维叠层芯片的整个器件开展保证工作，还需要参照JEP或者其他类似保证方法。
MIL-PRF-对传统的密封型Q级和V级、非气密性N级和Y级进行了规定。考虑到新型器件封装技术的复杂性，现有的MIL-PRF-可能不再适用，因此，为了将新技术纳入QML体系，美国国防后勤局建立了一种新规格———先进技术微电路（AdvancedTechnologyMicrocircuits,ATM），ATM器件主要包括倒装2.5D和3D封装、系统级封装和多芯片组件等，MIL-PRF-ATM主要采用PIDTP流程进入到整个集成电路制造过程中，PIDTP流程针对Y级倒装结构并已经成功应用于MIL-PRF-PIDTP要求，QML-Y级认证是陶瓷非气密性封装倒装芯片质量和可靠性的最高等级。
在国内相关标准中，GJB混合集成电路通用规范和GJB半导体集成电路通用规范等标准对集成电路的质量保证做出了规定和要求，包括质量保证大纲制定、通用性能验证和通用设计与结构准则等，但是相关要求、准则没有对SiP器件进行规定，尤其是SiP器件所采用的先进封装与互连工艺等，导致这些标准规范无法适用。此外，由于SiP器件具有小批量、高价值等特点，传统的标准中规定的质量一致性检验和鉴定检验试验项目较多，试验样品数量要求多，导致试验成本大大增加。
为了将宇航用微系统保证工作重心前移，中国空间技术研究院通过多年微系统质量保证工程实践，提出通过微系统工艺能力保证和微系统产品保证两个方面开展保证工作，降低在鉴定或认定阶段的样品消耗，为宇航用微系统保证工作降本增效。其中，微系统工艺能力保证主要针对微系统生产线的工艺过程，包括工艺能力认可和工艺能力维持两个部分。微系统产品保证主要针对在已经通过微系统工艺能力认可的生产线上生产的具体微系统产品，主要包括需求分析、设计保证、评估及验证、鉴定、装机产品质量保证5项主要工作内容，涵盖方案论证、方案设计、初样研制、正样研制等内容。
2.4.2微系统宇航应用可靠性评价研究
中国空间技术研究院于年起
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